1。确定本文的参考文献：DDR：双日期速率双重速率与动态随机内存一致。 DDR，DDR2和DDR3：2的常规规格。控制控制需要单组控制控制50欧姆，通常根据设备放置的不同方法选择DDR布局的DDR控制变化。 A. DDR*1表通常采用点对点布局，接近主要控制和对称的飞行线库。可以根据实际要求对间距进行调整，建议的间距为500-8亿。 B. DDR*2件，布局在主控制线库中是对称的，并且经常使用T形拓扑。建议的间距如下：相等的长度需要L1+L2 = L1+L3C，DDR*4件。以下列出了通常的DDR布局4个布局。对于DDR2，这些拓扑结构是合适的，但是差异很小。如果允许PCB接线差距，则地址/命令，控制，和clk应优先使用简单的拓扑“ t”，并尽可能缩短分支线长度，如上图B的图B所示。等距L1+L2+L6 = L1+L2+L7 = L1+L3+L4 = L1+L3+L5的要求，事实证明，雏菊链的拓扑已证明对Si有用。对于DDR3设计，尤其是在1600 Mbps时，通常设计了D中显示的雏菊链拓扑。如果PCB接线差距有限，则可以使用与拓扑“ T”和朱利安的拓扑结构混合的结构，如下图所示：混合拓扑中拓扑“ T”的要求与这两个DDR2/3相同。 ISO长度要求L1+L3+L2 = L1+L4+L54。信号包装和路由要求（然后在4个DDR3设计中进行描述）A，32个数据行（Data0-Data31），4个数据掩码（DQM0-DQM3），4对变化行（DQS0P/DQS0M-DQS3P/DQS3M）和不同的行分为不同的行分为二人分为四组：经文线分为三个线的线：类别：地址/命令，控制和CLK分类为一个组，因为它们都在CLK的下降边缘输出DDR控制器，并且DDR粒子被DDR的上升侧锁定。地址/命令和控制状态在总线上，因此控制了CLK和地址/命令和控制需求之间的正时关系，以确保DDR粒子可以获得足够的最佳设置/保持时间。 B.错误控制，尝试控制5Mil内差对的内部误差；尝试控制 +-250万内数据行组中的错误。组之间的误差应在 +-50亿米内控制。地址/命令和控制同样同样地引用了时钟，并且必须在 +-100万米内控制错误。 C.数据线之间的间距必须符合3W的原理。如有必要，控制线和地址线可能在2W〜3时稍微放松W.其他痕迹是时钟线或至少3W的20次误差，以减少信号传递串扰的问题。 D.必须将VERF电容器放置在销钉附近。 VREF跟踪应尽可能短并与任何数据线分开，以确保不会受到干扰（应特别注意相邻的上层和下层之间的串扰）。痕迹的推荐宽度= 150万。 E，DDR设计区域，请确保该区域中的完整参考平面，如下图所示：